芯片与体系结构

低功耗数字设计

系统讲解数字芯片的低功耗设计方法：动态与静态功耗来源、功耗优化层次与收益排序、集成时钟门控与操作数隔离、电源门控与电源域划分、UPF 电源意图描述、隔离与保持单元、多电压域与 DVFS、功耗分析与签核流程，并给出可落地的 RTL 编码准则。

2026-10-0717 分钟阅读

芯片设计综合 EDA

RISC-V 向量扩展 RVV

系统讲解 RISC-V 向量扩展 RVV 1.0：向量长度无关的编程模型、vsetvli 与 vtype 编码、LMUL 寄存器分组、掩码与尾元素策略、归约与置换指令、与 NEON/AVX 的本质差异，以及手写内联汇编、自动向量化与 strip mining 性能调优方法。

2026-10-0715 分钟阅读

RISC-V ISA 体系结构

超标量与乱序执行

系统讲解 RISC-V 超标量与乱序执行微架构：多发射的动机与取指带宽瓶颈、寄存器重命名如何消除假依赖、保留站与重排序缓冲的顺序提交、TAGE 分支预测、推测执行的精确异常与检查点恢复、访存消歧与加载重放，并给出面积功耗频率三角的量化取舍与开源乱序核实现路线。

2026-10-0715 分钟阅读

RISC-V 微架构 CPU

缓存与存储层次

系统讲解 RISC-V 处理器的缓存与存储层次：直接映射与组相联组织、替换与写策略、3C 缺失分类与 miss 代价、多级 Cache 与非阻塞 MSHR、MESI/MOESI 一致性协议、TLB 与 MMU、预取与访存优化，并给出 AMAT 性能建模与可综合的 Cache 实现片段。

2026-10-0716 分钟阅读

RISC-V 体系结构微架构

从一行 Verilog 到一颗能跑操作系统的 RISC-V 核心，中间隔着一整套硬件工程方法。本专题系统覆盖：数字逻辑与 FPGA/ASIC 全景、Verilog 语法与仿真、有限状态机与时序设计、SystemVerilog 验证与 testbench、时序约束与收敛、高层次综合 HLS、RISC-V 指令集与特权级、五级流水线微架构与冒险处理、外设与 PLIC 中断控制器、交叉工具链与裸机开发、FPGA 矩阵乘与 CNN 加速器设计，以及从 RTL 到 GDSII 的芯片设计流程与开源 EDA 路径。后续补充的 6 篇进阶内容进一步覆盖 SoC 总线与 AXI 协议、缓存与存储层次、超标量与乱序执行、RISC-V 向量扩展 RVV、低功耗数字设计，以及可测性设计与测试。

2026-10-073 分钟阅读

FPGA RISC-V 数字电路

SoC 总线与 AXI 协议

深入 RISC-V SoC 的片上互连与 AXI4 协议细节：五通道握手纪律、突发类型与 4KB 边界、ID 与乱序完成、outstanding 与 QoS、crossbar 互连与仲裁、位宽时钟桥、DMA 访存路径，并给出 SVA 协议断言、带宽建模与可综合从设备状态机。

2026-10-0716 分钟阅读

AXI SoC RISC-V

芯片设计流程与 EDA 工具链

系统梳理数字芯片从规格到流片的完整流程：架构设计与性能建模、RTL 编码规范与 Lint、功能验证与覆盖率收敛、逻辑综合与时序约束、DFT 可测性设计、布局布线与时钟树综合、静态时序分析与多模式多角签核、DRC/LVS 物理验证，并覆盖 EDA 工具链生态与开源学习路径。

芯片设计 EDA 流片

FPGA 加速器：矩阵乘与 CNN

系统讲解 FPGA 加速器设计方法：算术强度与 roofline 分析、矩阵乘的分块与数据复用、脉动阵列结构、卷积的 im2col 与行缓冲实现、定点量化、三种数据流架构、HLS 实现 GEMM、片上存储层次与带宽匹配、性能建模，以及 FPGA 与 GPU 的取舍和部署集成。

FPGA 加速器矩阵乘

RISC-V 工具链与裸机开发

系统讲解 RISC-V 裸机开发全流程：GCC/binutils/GDB 工具链构成与目标三元组、启动代码 crt0 与链接脚本、编译链接选项、trap 向量表、newlib 与 picolibc 的 printf 实现、OpenOCD 与 GDB 调试、在 FPGA 上加载程序，以及 Makefile 组织与常见问题排查清单。

2026-10-0710 分钟阅读

RISC-V 工具链裸机

RISC-V 外设与中断控制器

系统讲解 RISC-V SoC 的外设与中断体系：内存映射与地址译码、AXI4 与 APB 总线协议、UART/GPIO/SPI/I2C 外设设计、CLINT 定时器、PLIC 中断控制器架构与优先级阈值机制、中断处理流程与上下文保存、DMA 控制器，并给出可综合的 UART Verilog 实现与调试方法。

RISC-V 外设中断

RISC-V 流水线 CPU 与冒险处理

从单周期数据通路出发，系统讲解 RISC-V 五级流水线 CPU 的设计与冒险处理：流水线级划分、数据通路与控制信号、前递与 load-use 停顿、分支预测与冲刷、结构冒险、流水线寄存器实现，并给出可综合 Verilog 片段与 CPI 性能分析方法。

RISC-V 流水线 CPU

RISC-V 指令集架构详解

系统拆解 RISC-V 指令集架构：RV32I 基础指令与六种指令格式、立即数编码与符号扩展、寄存器 ABI 约定、M/A/F/D/C 扩展、特权级与 CSR、异常与中断机制、RVWMO 内存模型与原子操作、向量扩展 V，以及从 MCU 到服务器的实现选型与生态现状。

RISC-V ISA 汇编

高层次综合 HLS 与流水线

系统讲解高层次综合 HLS 的工程方法：Vitis HLS 开发流程、接口与流水线 pragma、循环展开与数组分区、dataflow 数据流优化、ap_int 定点类型，以及 II 违例诊断、依赖分析、报告解读，并给出矩阵乘内核从 C 代码到流水线硬件的完整优化路径与 HLS 与手写 RTL 的取舍。

HLS FPGA 流水线

FPGA 时序约束与收敛

从建立保持方程出发，系统讲解 FPGA 时序约束与收敛：XDC 与 SDC 语法、create_clock 与 generated clock、输入输出延迟、false path 与 multicycle 例外、时钟组与 CDC 约束，并给出时序报告解读、WNS/TNS 定位、关键路径优化、高扇出处理与时钟资源使用的完整实战方法。

时序约束 STA FPGA

SystemVerilog 验证与 testbench

系统讲解 SystemVerilog 验证方法论：interface 与 modport 连接、随机化约束求解、功能覆盖率建模、SVA 并发断言，以及 UVM 的 driver/monitor/scoreboard/sequence 架构，并覆盖覆盖率驱动验证流程、形式验证与等价性检查、仿真性能优化与 CI 集成实践。

2026-10-0710 分钟阅读

SystemVerilog UVM 验证

有限状态机与时序设计

深入有限状态机的设计方法与时序工程实践：Moore 与 Mealy 的本质差异、二段式与三段式写法、binary 与 one-hot 编码取舍、跨时钟域同步与亚稳态、复位策略、时钟使能与分频，并给出 UART 发送状态机的完整 Verilog 实现与验证方法。

状态机时序设计 CDC

Verilog 基础与仿真验证

系统讲解 Verilog 硬件描述语言的核心语义与仿真方法：模块与端口、wire 与 reg 的本质区别、阻塞与非阻塞赋值的时序含义、always 块的三种建模范式、参数化与 generate，并给出 testbench 编写、Icarus Verilog 与 Verilator 仿真流程、波形调试与综合友好代码风格的完整实践。

Verilog 仿真 testbench